\frameforsection[t]{
  \vspace{-1ex}
  \begin{itemize}
    \item 门电路的延迟包括上升延迟$t_\mathrm{pr}$和下降延迟$t_\mathrm{pf}$，上升延迟是指输入发生变化时，输出由低电平上升到
      高低电平电压值的中点$v_{mid}$与输入变化到$v_{mid}$两个时刻的时间差，下降延迟是输出发生变化到电压$v_{mid}$的时刻相对于输入发生变化到$v_{mid}$时刻的时间差
    \item 以反相器为例，其上升延迟和下降延迟可以通过延迟模型进行估算，上升延迟模型是RC充电电路模型，电阻为PMOS开关网络的导通电阻，而电容为负载门输入电容，下降延迟模型是RC放电电路模型，电阻为NMOS开关网络的导通电阻，电容为负载门的输入电容
    \item 在CMOS门电路的晶体管级设计中，通常为保证$t_\mathrm{pr}=t_\mathrm{pf}$,取$W_\mathrm{P}=K_\mathrm{P}W_\mathrm{N}$,即PMOS管沟道宽度是NMOS管沟道宽度的固定常数倍,对于28nm CMOS工艺,$K_P\approx 1.3$
    \item 1个反相器驱动相同工艺参数的反相器的延迟为单位延迟$t_{inv}=(1+K_P)\tau_N$,$t_{inv}$
      用来表述最小反相器驱动最小反相器的延迟（$t_{pr}=t_{pf}$）
    \item 一个驱动门驱动另一个负载门时的延迟，可能包括最大和最小上升/下降延迟，当PMOS开关
      网络导通且导通电阻最大/最小时，对应最大/最小上升延迟；当NMOS开关网络导通且导通电阻最大/最小时，对应最大/最小下降延迟
  \end{itemize}  
}
\frameforsection[t]{
  \begin{itemize}
    \item 扇出数是指门电路驱动单位大小反相器的个数
    \item 门电路的延迟与扇出F的关系：$t_d(F)=Ft_{inv}$
    \item 若要用反相器的输出直接驱动一个大电容$FC_{inv}$负载，其时延与负载电容呈线性关系，
      为了减弱大电容对时延的影响，通过在驱动信号与负载间插入多级反相器，使得时延均匀地分布到
      多个大小不同的反相器上，相邻反相器之间，后一级沟道宽度是前一级的$\alpha$倍，若有n级，
      则$n=\log_\alpha F$,延迟为$nt_{inv}$,工程中，一般$\alpha=4$
    \item 逻辑功效反映的是扇入对门电路负载门输入电容的影响，以具有单位驱动能力的反相器为参照物,逻辑功效的意义在于对任意门电路的延迟估计
    \item 与非门的逻辑功效为$\frac{F+K_P}{1+K_P}$,或非门的逻辑功效为$\frac{1+FK_P}{1+K_P}$,这两个公式是估计多级门电路延迟的基础
    \item 复杂门的逻辑功效按照逻辑功效定义进行计算即可,始终为实际输入电容与单位驱动的反相器的输入电容之比
  \end{itemize}
}
\frameforsection[t]{
  \begin{itemize}
    \item 多级门电路的总延迟为各级延迟的总和，而第i级延迟=第i级至第i+1级扇出系数$\times$第$i+1$级逻辑功效
    \item 对于$l=f(a,b,\ldots)$电路，若$a,b$同时变化会引起输出改变，则l的延迟为关键路径的延迟，即：延迟最大的那个路径的延迟，需要分别估算从a到l,b到l的总延迟，然后进行比较得到最大延迟
    \item 当一个信号驱动多个门时，估算延迟的步骤是：先分别估算该信号到多个门的延迟，然后把
      这些延迟相加，就得到该信号相对于其驱动门输入的延迟
    \item 延迟优化问题是指：给定一个多级电路的输入和最后1级驱动门的大小，如何设计中间的门电路的晶体管大小，使电路的总延迟最小，解决方法是，先用变量表示各级晶体管大小，然后按照多级门估计方法，计算出总的功效TE，设每级功效为L,则$L=\log_nTE$(n为电路的级数),根据L，反推出每级大小的值
    \item 连线电阻与电容与门电路开关导通电阻和栅极输入电容相比很可观，乃至大得多时，对于电路延迟的影响起着决定作用，可以通过在长连线中间均匀插入反相器或中继器降低影响
  \end{itemize}
}
